Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
培養(yǎng)對(duì)象 |
1.理工科背景,有志于數(shù)字集成電路設(shè)計(jì)工作的學(xué)生和轉(zhuǎn)行人員;
2.需要充電,提升技術(shù)水平和熟悉設(shè)計(jì)流程的在職人員;
3.集成電路設(shè)計(jì)企業(yè)的員工內(nèi)訓(xùn)。
|
入學(xué)要求 |
學(xué)員學(xué)習(xí)本課程應(yīng)具備下列基礎(chǔ)知識(shí):
◆電路系統(tǒng)的基本概念。 |
班級(jí)規(guī)模及環(huán)境--熱線:4008699035 手機(jī):15921673576/13918613812( 微信同號(hào)) |
堅(jiān)持小班授課,為保證培訓(xùn)效果,增加互動(dòng)環(huán)節(jié),每期人數(shù)限3到5人。 |
上課時(shí)間和地點(diǎn) |
上課地點(diǎn):【上海】:同濟(jì)大學(xué)(滬西)/新城金郡商務(wù)樓(11號(hào)線白銀路站) 【深圳分部】:電影大廈(地鐵一號(hào)線大劇院站)/深圳大學(xué)成教院 【北京分部】:北京中山/福鑫大樓 【南京分部】:金港大廈(和燕路) 【武漢分部】:佳源大廈(高新二路) 【成都分部】:領(lǐng)館區(qū)1號(hào)(中和大道) 【沈陽(yáng)分部】:沈陽(yáng)理工大學(xué)/六宅臻品 【鄭州分部】:鄭州大學(xué)/錦華大廈 【石家莊分部】:河北科技大學(xué)/瑞景大廈 【廣州分部】:廣糧大廈 【西安分部】:協(xié)同大廈
近開(kāi)課時(shí)間(周末班/連續(xù)班/晚班): Cadence 自動(dòng)布局 :即將開(kāi)課,詳情請(qǐng)咨詢客服。(歡迎您垂詢,視教育質(zhì)量為生命!) |
實(shí)驗(yàn)設(shè)備 |
☆資深工程師授課
☆注重質(zhì)量
☆邊講邊練
☆合格學(xué)員免費(fèi)推薦工作
☆合格學(xué)員免費(fèi)頒發(fā)相關(guān)工程師等資格證書(shū),提升您的職業(yè)資質(zhì)
專(zhuān)注高端培訓(xùn)17年,曙海提供的課程得到本行業(yè)的廣泛認(rèn)可,學(xué)員的能力
得到大家的認(rèn)同,受到用人單位的廣泛贊譽(yù)。
★實(shí)驗(yàn)設(shè)備請(qǐng)點(diǎn)擊這兒查看★ |
新優(yōu)惠 |
◆在讀學(xué)生憑學(xué)生證,可優(yōu)惠500元。 |
質(zhì)量保障 |
1、培訓(xùn)過(guò)程中,如有部分內(nèi)容理解不透或消化不好,可免費(fèi)在以后培訓(xùn)班中重聽(tīng);
2、培訓(xùn)結(jié)束后免費(fèi)提供半年的技術(shù)支持,充分保證培訓(xùn)后出效果;
3、培訓(xùn)合格學(xué)員可享受免費(fèi)推薦就業(yè)機(jī)會(huì)。 |
Cadence Silicon Ensemble自動(dòng)布局布線與VCS仿真 |
第一階段 |
Cadence Silicon Ensemble自動(dòng)布局布線
Cadence Silicon Ensemble是業(yè)界優(yōu)秀的布局布線工具之一,不但布通率極高,而且大大降低了布線時(shí)間,提高了工作效率。本次培訓(xùn)的課程將提供您如何使用Silicon Ensemble Place and Route工具完成標(biāo)準(zhǔn)單元的布局布線。它包括在設(shè)計(jì)流程中庫(kù)單元的開(kāi)發(fā)、調(diào)節(jié)系統(tǒng)參數(shù)及結(jié)果分析。
● 您可以學(xué)到:
生成用于布局布線的abstracts
建立設(shè)計(jì)布局規(guī)劃
在布局時(shí)放置單元和塊
時(shí)序分析
產(chǎn)生時(shí)鐘樹(shù)
電源總線布線
信號(hào)線布線
寄生參數(shù)提取
● 適合的聽(tīng)眾:具有一定的IC設(shè)計(jì)后端知識(shí),熟悉UNIX操作系統(tǒng)。
● 課程安排
第一部分 :
Concepts and overview
Graphics interface setup
Netlist formats and data input
第二部分 :
Floorplanning and placement
Power routing
Global routing
第三部分:
Detailed signal routing
ECO function
Batch jobs |
第二階段 |
Synopsys Verification with VCS 設(shè)計(jì)仿真驗(yàn)證 |
● 簡(jiǎn)介
VCS(verilog coding styles)是業(yè)界優(yōu)秀的仿真驗(yàn)證工具之一,邏輯仿真主要針對(duì)門(mén)級(jí)以上(主要是RTL---傳輸門(mén)級(jí))的邏輯設(shè)計(jì),邏輯仿真器根據(jù)Verilog或VHDL的文本描述來(lái)建立設(shè)計(jì)模型,在一定的激勵(lì)輸入下觀測(cè)輸出波形,以驗(yàn)證設(shè)計(jì)的邏輯正確性。通過(guò)本課程的學(xué)習(xí),您將掌握用VCS驗(yàn)證verilog設(shè)計(jì)的基本功能和調(diào)試技術(shù),我們采用講課和課程試驗(yàn)相結(jié)合的授課方式,課程試驗(yàn)包括RTL(register transfer level)和門(mén)級(jí)驗(yàn)證。
● 您將學(xué)到:
◎ 用VCS模擬verilog設(shè)計(jì)
◎ 用VCS調(diào)試verilog設(shè)計(jì)
◎ 運(yùn)行快速RTL-level回歸測(cè)試
◎ 運(yùn)行快速gate-level回歸測(cè)試
● 課程安排
第一部分 : Debugging using VCS
- VCS Simulation Basics
- VCS Debugging Basics
- Interactive Debugging Basics
- Post-Processing with VirSim
第二部分 :Fast Verification with VCS
- Debugging Simulation Mismatches
- Using PLI Routines with VCS
- Fast RTL Level Verification
- Fast Gate Level Verification
- Appendix:VCS/VCM
|
|
|